1.微電子、電子工程、計算機、通信類相關專業，碩士優先，能實習優先；
2.熟練掌握 Verilog 設計語言和較強的 RTL 設計能力；
3.熟練使用 Cadence/Synopsys 等廠家主流 Verilog 仿真工具，熟練使用Synopsys 時序和功耗分析工具；
4.熟悉數字 IC 前端 ASIC 設計流程；
5.具備良好的溝通能力和團隊精神，認真嚴謹的工作態度。
2.熟練掌握 Verilog 設計語言和較強的 RTL 設計能力；
3.熟練使用 Cadence/Synopsys 等廠家主流 Verilog 仿真工具，熟練使用Synopsys 時序和功耗分析工具；
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職位類別： 集成電路IC設計/應用工程師
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