崗位職責(zé) 1.為公司基于RISC-V CPU內(nèi)核的機器學(xué)習(xí)ASIC芯片設(shè)計RTL
2.微架構(gòu)及實現(xiàn)3.能夠在功能性能功率和面積需求之間做出合理權(quán)衡4.參與設(shè)計和代碼審查5.優(yōu)化芯片的時鐘及功耗6.為模擬仿真過程中的芯片功能和性能調(diào)試提供支持7.為RTL設(shè)計編寫計時和功耗限制
崗位要求1.電子計算機物理數(shù)學(xué)等相關(guān)理工科專業(yè)碩士或博士學(xué)歷2.具備使用System Verilog進行RTL設(shè)計的經(jīng)驗3.良好的Python/Perl/Tcl腳本編寫能力4.具備功耗優(yōu)化相關(guān)知識5.對RISC-V指令集CPU體系架構(gòu)存儲器分級體系有所了解將優(yōu)先考慮6.Good knowledge on pipeline design principles7.Preferred with emulation technologies8.英文聽說讀寫能力熟練9.優(yōu)秀的學(xué)習(xí)能力責(zé)任心和團隊協(xié)作能力10.有跨地域cross time zone, 跨語言協(xié)作經(jīng)驗的優(yōu)先考慮Junior: 5年以下相關(guān)崗位工作經(jīng)驗Senior: 1.5年以上相關(guān)崗位工作經(jīng)驗2.有Task leader經(jīng)歷優(yōu)先考慮
2.微架構(gòu)及實現(xiàn)3.能夠在功能性能功率和面積需求之間做出合理權(quán)衡4.參與設(shè)計和代碼審查5.優(yōu)化芯片的時鐘及功耗6.為模擬仿真過程中的芯片功能和性能調(diào)試提供支持7.為RTL設(shè)計編寫計時和功耗限制
崗位要求1.電子計算機物理數(shù)學(xué)等相關(guān)理工科專業(yè)碩士或博士學(xué)歷2.具備使用System Verilog進行RTL設(shè)計的經(jīng)驗3.良好的Python/Perl/Tcl腳本編寫能力4.具備功耗優(yōu)化相關(guān)知識5.對RISC-V指令集CPU體系架構(gòu)存儲器分級體系有所了解將優(yōu)先考慮6.Good knowledge on pipeline design principles7.Preferred with emulation technologies8.英文聽說讀寫能力熟練9.優(yōu)秀的學(xué)習(xí)能力責(zé)任心和團隊協(xié)作能力10.有跨地域cross time zone, 跨語言協(xié)作經(jīng)驗的優(yōu)先考慮Junior: 5年以下相關(guān)崗位工作經(jīng)驗Senior: 1.5年以上相關(guān)崗位工作經(jīng)驗2.有Task leader經(jīng)歷優(yōu)先考慮
職位類別： 集成電路IC設(shè)計
舉報溫馨提示
- 你可能感興趣的職位
- 最近瀏覽記錄
-
5-8K/月
-
12-30K/月
-
12-30K/月
-
6-8K/月
-
面議
-
面議
-
面議
-
8-15K/月
暫沒有相關(guān)信息
